verilog2vhdl е помощна програма, която е разработена за тези, които искат да конвертирате съществуващ Verilog дизайн в VHDL & Nbsp;. Генерираните VHDL може да не работи както е и може да изисква известно ръководство корекция да се гарантира, VHDL тип данни, отговарящи на зададения. Това е разработен в Java (1.6.x), за да се направи платформено независим и в пакет, както е изпълним JAR файл. Кликнете тук, за да свалите тази безплатен преводач за Linux платформа и натиснете тук за да го свалите Windows.
<Силен> Usage:
verilog2vhdl -в simple_and.v -TOP simple_and_top -out simple_and.vhd
OR
Java -jar $ EDAUTILS_ROOT / ИЪ / verilog2vhdl.jar -в simple_and.v -TOP simple_and -out output.vhd
Има и други ключове като -only_entity да създават само образуванието correspomding до указания отгоре. По същия начин, има -only_component да създадете компонент декларация, която отговаря на определен модул
<силни> Изисквания :.
- Java 2 Standard Edition Runtime Environment
Коментари не е намерена